台積公司延續設計方法的領先地位，推出設計參考流程10.0版以支援28奈米製程

台灣積體電路製造股份有限公司今(22)推出其最新版本的設計參考流程10.0版，能夠進一步降低晶片設計門檻、提升晶片設計精確度、並提高生產良率。此設計參考流程10.0版係台積公司開放創新平台(Open Innovation Platform™)的主要構成要素之一，並能延續其實現更先進設計方法的傳統，解決28奈米製程所面臨的新設計挑戰，並有多項創新以促成系統級封裝設計（System in Package, SiP）的應用。

應用於28奈米晶片設計

台積公司的開放創新平台使EDA電子設計自動化工具可以充份支援28奈米製程，也讓晶片設計與製程技術的協同最佳化能在研發初期即可完成，並確保所需的EDA工具之功能更正確、即時地強化。特別的是，台積公司的設計參考流程10.0版已超越與28奈米製程密切相關的設計規則檢驗（Design Rule Check, DRC）、設計佈局模型（Layout Versus Synthesis, LVS）與extraction實體驗證（physical verification），並更進一步透過與EDA夥伴的及早合作，讓他們所提供的佈局與繞線（place and route）工具更適合台積公司的28奈米製程。

系統級封裝

台積公司自2001年推出設計參考流程至今，系統單晶片是前九個版本的焦點，而此次10.0版則首度推出系統級封裝設計解決方案，涵蓋系統級封裝設計、封裝extraction的電性分析、時序、訊號完整性（integrity）、電壓下降（IR drop）與DRC及LVS的熱效應及實體驗證。這些系統級封裝技術能協助客戶在落實終端產品設計的過程中，探求實作與整合策略的可能性，並在成本、效能與即時上市等方面強化競爭優勢。

擴大與EDA業者合作

設計參考流程10.0版的一項新元素是來自於Mentor Graphics公司的RTL-to-GDSII晶片設計流程，以支援客戶的EDA應用；同時也讓Altos、Anova、Apache、Azuro、Cadence、CLK DA、Extreme DA、Magma、Nannor、Synopsys等台積公司既有的設計生態系統夥伴，透過與台積公司的合作，能更進一步地將EDA的創新帶給客戶。

在節能、效能與可製造性設計上不斷推陳出新

設計參考流程10.0版的新低耗電特色包括：支援脈波拴鎖電路（pulsed latch），即為一種節能及階層化低功耗自動化之設計架構，與多邊緣功效╱時序之協同最佳化、多邊緣低耗電的時脈樹合成（Clock Tree Synthesis）、無向量（vectorless）功效分析以及更有效的power-aware implementation與功耗分析。為了實現更大的效能，設計參考流程10.0版首次提供更進步的stage-based晶片變異性（On-Chip Variation, OCV）最佳化與分析，讓客戶得以更確實掌握時機，以移除不必要的設計餘裕。此外，電子化可製造性設計的一項新特色在於引導客戶考量矽應力效應（silicon stress effect）的時序影響，進而有助良率提昇。

有關開放創新平台

台積公司的開放新平台強調晶片設計產業、台積公司設計生態系統合作夥伴、與台積公司完整的三者之間無時差的創新，並擁有多個互通的設計生態系統介面以及由台積公司與合作夥伴協同開發出的構成要素，這些構成要素係由台積公司主動發起或提供支援。透過這些介面以及構成要素，可以更有效率地加速整個半導體產業供應鏈每個環節的創新，並促使整個產業得以創造及分享更多的營收及獲利。此外，台積公司的AAA-主動精準保證機制(Active Accuracy Assurance Initiative™)是開放創新平台中的另一重要關鍵，能夠確保上述介面及構成要素的精確度及品質。