台積公司推出設計參考流程9.0版 可支援40奈米製程

台灣積體電路製造股份有限公司今(3)推出專業積體電路製造服務領域所提供的設計方法中最新的設計參考流程9.0版，能夠進一步降低40奈米世代晶片設計的挑戰、提升晶片設計精確度，並提高生產良率。設計參考流程9.0版係由台積公司與合作夥伴協同開發完成，是台積公司近日揭示的開放創新平台(Open Innovation Platform™)中相當重要的構成要素之一。

開放創新平台係由台積公司為其客戶以及設計生態系統夥伴所建構，可以提早上市時程、提升投資效益以及減少資源浪費，並建構在可以協助客戶完成晶片設計的矽智財以及設計生態系統介面的基礎之上。

設計參考流程9.0 版針對使用包括40奈米在內的台積公司先進製程所可能面臨的全新設計挑戰，提供直覺式的半世代設計(Transparent Half-node Design)支援，另外，除了以共通功率格式(Common Power Format, CPF)為基礎的設計參考流程之外，也提供支援以統一功率格式(Unified Power Format, UPF)為基礎的全新低耗電自動化設計參考流程、新的以統計分析資料為依據的設計功能(Statistical Design Feature)以及層階架構可製造性設計功能(Hierarchical DFM Capability)。

台積公司的開放創新平台涵蓋晶片設計產業、台積公司設計生態系統合作夥伴以及台積公司的矽智財、晶片設計與可製造性設計服務、製程技術以及後段封裝測試服務，透過有效率及開放的方式加速創新的執行；其中一個重要優勢是擁有多個互通的設計生態系統介面以及由台積公司與合作夥伴協同開發出的構成要素，這些構成要素係由台積公司主動發起或提供支援。透過這些介面以及構成要素，可以更有效率地加速整個半導體產業供應鏈每個環節的創新，並促使整個產業得以創造及分享更多的營收及獲利。此外，台積公司的AAA-主動精準保證機制(Active Accuracy Assurance Initiative)是開放創新平台中的另一重要關鍵，能夠確保上述介面及構成要素的精確度及品質。

台積公司設計參考流程9.0 版也已經通過本公司提供給設計生態環境合作夥伴的AAA-主動精準保證機制標準的驗證。設計參考流程9.0版著眼於使用上的便利性，並提供晶片設計人員經過驗證的設計工具參考以及設計參考流程，確保晶片設計從規格訂定到投片生產都能有正確的依循。

台積公司設計建構行銷處資深處長莊少特表示：「目前已經有許多客戶已經開始採用台積公司最先進的40奈米製程技術進行下一世代產品設計，因此有需要設計參考流程。透過與設計自動化工具以及其他設計生態環境合作夥伴先期以及密切的合作，台積公司成功推出了設計參考流程9.0 版。透過台積公司經過實際製程驗證的設計生態環境，晶片設計人員可以充分利用台積公司最先進製程所提供的種種優勢。」

先進的低耗電設計

設計參考流程9.0版納入許多創新的低耗電技術，包括減少動態電路功耗(Dynamic Power)的台積公司先進時脈電路閘控(Clock Gating)設計流程。此一新的時脈樹合成(Clock Tree Synthesis)支援多模多角分析(Multi-mode╱Multi-corner Analysis)以及晶片上變異性(On-Chip Variation, OCV)，可以減少操作功耗(Active Power)及漏電功耗(Leakage Power)。此外，設計參考流程9.0版同時支援共通功率格式及統一功率格式，其中以統一功率格式為基礎的低功耗設計參考流程也已經開始進行額外的相容性驗證。結合這些優勢，可以減少晶片耗電量、增長可攜式產品的電池壽命，同時降低系統封裝及散熱的成本。

直覺式的半世代設計方法

相較於採用過去的設計參考流程，設計參考流程9.0版提供晶片設計人員直覺式的半世代產品設計方法，無須針對不同設計工具多次自行訂定製程微縮參數，而是可以直接取得微縮相關參數。若晶片設計人員採用45奈米設計準則進行產品設計，只要透過設計參考流程9.0版取得製程微縮參數，就可以直接將晶片微縮至40奈米。

強化統計時序分析設計功能

設計參考流程8.0版是專業積體電路製造服務領域中第一個將晶粒間（Intra-die）統計時序分析納入原有包含統計漏電及統計時序最佳化功能的參考設計流程。為了進一步改善建立時間及保存時間的時序餘裕(Setup and Hold Timing Margins)，設計參考流程9.0版支援以統計分析資料為依據的Staged-based晶片上變異性分析以及Design-specific晶片上變異性分析。此外，也採用新的以電晶體為基礎的Path-based統計靜態時序分析(Statistical Static Timing Analysis, SSTA)來進一步強化時序正確性以及降低採用減少時序損失單位元資料庫(Pre-characterized Cell Library)的需要。結合這些優勢，晶片設計人員可以減少過度設計、達到最佳的設計精確度以及提高晶片良率。

可製造性設計 (Design for Manufacturing, DFM)

設計參考流程9.0 版大幅提升了物理層級及電子層級可製造性設計功能(Physical and Electrical DFM Capability)，能夠加速大型晶片設計的DFM分析以及參數效能影響(Parametric Performance Shift)的評估。同時，並針對所有物理層級DFM效應，包括曝光顯影製程檢查(Lithography Process Check, LPC)、化學機械研磨(CMP)與關鍵區域分析(Critical Area Analysis, CAA)，提供層階架構DFM分析，能夠大幅減少設計的反覆運算(Design Iteration)、加速DFM分析，以及透過對照DFM資訊來增加設計的精確度。

在電子層級DFM功能提升方面，設計參考流程9.0 版採用了以對應表為基礎(Table-based) 的DFM-LPE萃取流程，在保有採用以模型為規則檢查基礎相同的精準度情況下，能夠縮短萃取的作業時間。另外，由於Shape-to-Electrical (S2E)以及Thickness-to-Electrical (T2E) DFM 檢查目前已經是採用以矽晶圓為基礎的模型(Silicon-based Model)，因此可以提高晶片設計電性效能預測的精準度。由於採用層階架構DFM分析以及更精準的DFM模型，晶片設計人員能夠事先在設計過程中解決潛在的製程挑戰，提升設計精確度及生產良率，因此可以縮短晶片設計時程。

關於台積公司

台積公司是全球最大的專業積體電路製造服務公司，提供業界卓越的製程技術、以及業界最完備並且通過製程驗證的元件資料庫、矽智材、設計工具以及設計參考流程。民國九十六年所管理的總產能超過800萬片約當八吋晶圓，包括來自兩座最先進的十二吋超大型晶圓廠(晶圓十二及十四廠)、四座八吋晶圓廠(晶圓三、五、六及八廠)、一座六吋晶圓廠(晶圓二廠)，以及來自轉投資子公司美國WaferTech公司、台積電(上海)有限公司以及新加坡合資SSMC公司充沛的產能支援。台積公司係第一個推出40奈米製程的專業積體電路製造服務公司。進一步資訊請至公司網站http://www.tsmc.com.tw查詢。