台積公司推出設計參考流程8.0版解決45奈米設計挑戰

台積公司今(4)日推出專業積體電路製造業者所提供的設計方法中最新的設計參考流程8.0版，用以提高生產良率、降低風險，並提升設計精確度。

設計參考流程8.0版提供先進的標準電路元（Advanced Standard Cell）、標準輸入/輸出元件（Standard I/O）、SRAM編譯器（SRAM Compiler），以支援45奈米製程技術，並藉由晶粒內變異（Intra-die Variation）的統計時序分析（Statistical Timing Analysis）、自動化的可製造性設計（DFM）熱點校正（Hot-spot Fixing）、以及新的低功耗（Dynamic Low-power）設計方法，突破45奈米設計的挑戰。

設計參考流程8.0版支援台積公司最新促晶片設計及製造最佳化的 AAA 機制，此AAA 機制為台積公司和其設計生態環境訂定了一套準確性標準。設計參考流程8.0版提供了更方便的設計方法及合乎標準的矽智財，使客戶從開始設計到完成均可使用已獲得驗證的設計參考流程。

設計參考流程8.0 版本不僅支援台積公司45 奈米、65 奈米、90奈米等先進製程技術，亦提供0.13微米至0.25微米之間主流技術成熟並獲得驗證的設計流程。

台積公司設計服務行銷處副處長吳國雄表示：「台積公司的45奈米製程技術，在設計生態環境中，需要與設計自動化廠商和其他夥伴建立更深的合作關係。台積公司擁有獨一無二的製造技術和產能，此設計參考流程8.0版提供了設計者和先進製程技術更緊密的結合。」

強化統計時序分析

設計參考流程7.0版是專業積體電路製造服務領域中首度將晶粒間（Inter-die）統計時序分析納入設計方法的參考設計流程，精確的決定製程變異的時序效應；參考設計流程8.0版則藉由漏電統計、統計時序最佳化，和晶粒內部統計時序分析（Statistical Timing Analysis），持續強化了此功能。漏電統計提供能反映實際製造結果的精確漏電分析，統計時序最佳化則幫助減少過度設計（Over-design）並達到更有效的時序收斂（Timing Closure），這些功能均可使設計者達到最佳的設計精確度（Design Margins）和提高晶片良率。

可製造性設計

設計參考流程8.0 版提升了可製造性設計方法，使設計者得以在設計過程中解決潛在的製程挑戰，而非在進入生產之後才解決。此可製造性設計的特點，包括不需人工校正的自動化熱點校正，和評估其參數效能（Parametric Performance Shifts）影響的可製造性電子變異性考量（DFM Electrical Variability Consideration）。藉由讓設計者參與可製造性設計並迅速提出解決方案，成功提高自動化、整合分析和最佳化生產能力，以縮短設計時程。

低耗電設計

設計參考流程8.0版納入許多創新的低耗電技術，包括降低下一世代行動通訊產品操作時耗電的新AVS (Adaptive Voltage Scaling)技術、有效減少動態電流（Dynamic Power）耗電的雙重模式SRAM（Dual Power Rail SRAM）技術、減少漏電的新長通道元件（Long Channel Device）等，此外，Coarse-grain Power Gating和其他標準電路元的技術亦能有效減少整體的靜態漏電（Standby Leakage），以及大幅改善自動化低耗電設計方法的泛用型製程（CPF，Common Power Format）。以上的新技術大大延長了可攜式元件（Portable Devices）的電池壽命並減少封裝和冷卻的成本。

關於台積公司

台積公司是全球最大的專業積體電路製造服務公司，提供業界卓越的製程技術、元件資料庫、設計參考流程及其他先進的晶圓製造服務。民國九十五年所管理的總產能超過700萬片約當八吋晶圓，包括來自兩座最先進的十二吋超大型晶圓廠(晶圓十二及十四廠)、四座八吋晶圓廠(晶圓三、五、六及八廠)、一座六吋晶圓廠(晶圓二廠)，以及來自轉投資子公司美國WaferTech公司、台積電(上海)有限公司以及新加坡合資SSMC公司充沛的產能支援。台積公司係第一個使用65奈米製程技術為客戶成功試產晶片的專業積體電路服務公司。進一步資訊請至公司網站http://www.tsmc.com.tw查詢。