台積公司與英商ARM公司合作領先產出耗電量大幅降低的65奈米低耗電量測試晶片

台積公司與英商ARM公司今(18)日表示，透過兩家公司在晶片設計上的共同合作，完成65奈米低耗電量(low power)測試晶片的試製，藉由創新的低耗電量設計解決方案，成功大幅地減少晶片的動態功率消耗（dynamic power）及漏電功率消耗（leakage power）。

台積公司與英商ARM公司係經過一年的合作，以具備先進電源管理技術的ARM926EJ-STM處理器為基礎，成功產出65奈米低耗電量測試晶片。藉由採用動態電壓及頻率調整(dynamic voltage and frequency scaling, DVFS)的技術，此一ARM®測試晶片在各種不同操作模式下的耗電量都是最省電的，動態功率消耗較原先晶片設計的降低幅度超過50%以上。更值得一提的是，除了台積公司65奈米低耗電量製程所提供降低漏電功耗的優勢之外，透過先進的power gating技術，可以再進一步大幅降低待機漏電功耗(standby leakage)達8倍之多。

ARM公司的院士David Flynn表示，隨著行動產品採用更先進的製程技術來提供更好的功能與效能，電源效率(power efficiency)已是半導體業界最重要的挑戰。ARM與台積公司的目前的合作包括65奈米及45奈米製程技術，此次成功生產此一測試晶片，並且完全通過功能驗證，同時也展現了透過密切的技術合作，能夠達成大幅降低漏電及動態功率消耗的目標。

台積公司設計服務行銷處資深處長溫國燊表示表示，台積公司的其中一個最特別之處，就是我們一直不斷的努力與堅持，期望由我們以及由合作夥伴提供給客戶的相關設計服務，都是已經通過了台積公司的製程驗證的。我們與ARM公司的合作，成功顯示了使用先進製程技術，搭配創新的晶片設計技術以及針對特定製程開發的元件資料庫，可以大幅降低晶片的耗電量，這對使用先進製程技術的客戶而言，是相當重要的優勢。

此一測試晶片的元件資料庫提供不同的輸入電壓選擇，同時也包含低耗電量的memory macros、level shifters、retention flip-flops以及isolation cells。

電源管理策略

台積公司致力於提供客戶全面且具競爭優勢的晶片設計電源管理解決方案，與ARM公司的合作就是其中的一例，透過此一測試晶片專案所提供的創新管理解決方案包括：

‧ Multi-corner timing closure，能夠預期由於電壓調整(voltage scaling)所導致的時序影響對提供不同臨界電壓(threshold voltage)的資料庫單位元件的時序所造成的影響。此一技術能夠確認最關鍵電路的電壓變化，並且提供這些資料以便在晶片設計環節的任一階段來進行時序分析。同時，藉由合併採用Multi-threshold (MT) CMOS技術與動態電壓及頻率調整的技術來降低不同操作電壓的動態功率消耗及漏電功率消耗。

‧ 提供不同voltage islands有關power gating cell wake-up/sleep、power isolation以及timing signoff的設計方法。

‧ ARM IEM (Intelligent Energy Manager)技術，支援動態電壓及頻率調整，目前正在加入漏電管理功能，該功能係透過軟體控制power gating以及state retention。

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