台積公司推出支援65奈米積體電路設計的參考設計流程6.0版

台灣積體電路製造股份有限公司今(9)日推出支援最先進的65奈米製程技術的最新設計參考流程6.0版(Reference Flow 6.0)。新版的設計參考流程提供創新的耗電管理功能，首度整合設計參考流程與台積公司自行開發的低電壓矽智財資料庫供晶片設計人員使用。此外，此一新版本也提供最新的可製造性設計（design for manufacturing，DFM）功能，協助客戶快速提昇產品良率並使晶片設計的投資更具效益。

台積公司設計服務行銷處資深處長溫國燊表示表示：「隨著積體電路產業進入65奈米技術世代，低耗電的電路設計以及更快速更具效益的晶片設計投資是二個最被關注的議題。透過與設計自動化(Electronic Design Automation，EDA)業界的領導廠商的共同合作下，台積公司所推出的設計參考流程6.0版本，提供了晶片設計人員在耗電管理以及DFM的最佳解決方案，同時更進一步降低了設計人員使用先進技術設計尖端產品的進入障礙。」

除了耗電管理以及DFM，設計參考流程6.0版也針對其他重要的設計參考提供許多進一步的強化功能，例如：次世代（Half Node）製程整合、可測性設計（Design-for-Test，DFT）、整合性的晶片封裝設計(Integrated Chip-and-Package Design)、多層次之動態壓降(Hierarchical Dynamic Voltage Drop Analysis)以及電路干擾分析(Hierarchical Crosstalk Analysis)。為了提供縮短客戶從晶片設計到量產時程的最佳解決方案，台積公司主動積極地與Apache、Atrenta、Cadence、 Mentor Graphics、Optimal以及Synopsys等多家EDA領導廠商共同合作，事先預期客戶在晶片設計上可能面臨的挑戰並提供即時的設計服務。

Cadence 資深副總James Miller Jr. 說：「Cadence 與台積公司多年來密切合作，期為奈米級積體電路設計提供最佳的解決方案。今天台積公司推出設計參考流程6.0版， 是兩家公司密切合作的一個相當重要的里程碑。晶片設計人員在90奈米以及65奈米的積體電路設計上，面對許多挑戰，包括：電力管理最佳化、可製造性設計、可測性設計以及封裝整合設計。Cadence非常高興可以和台積公司在參考設計流程6.0版上共同合作，藉由應用Cadence創新的Encounter™ 以及 Allegro™設計平台，解決積體電路設計的這些關鍵問題。」

Synopsys資深副總暨Implementation事業群總經理Antun Domic說：「Synopsys和台積公司自參考流程1.0版起就開始合作，隨著技術的演進，為不同製程世代所面臨的設計挑戰提供最佳的解決方案。在90奈米以及65奈米製程，可製造性、電源管理最佳化以及更佳的良率都是關鍵性的議題。經由和台積公司的合作以及Synopsys的Galaxy™設計平台，我們很高興晶片設計人員可以透過台積公司參考流程6.0版，順利解決這些重要的挑戰，以縮短晶片從設計到量產的時程。」